MC10EP445, MC100EP445

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For CKSEL LOW operation, the data is latched on both

the rising edge and the falling edge of the clock and the time

from when the serial data is latched

À to when the data is seen

on the parallel output

Á is 6 clock cycles (see Figure 7).

Figure 7. Timing Diagram A. 1:8 Serial to Parallel Conversion with CKSEL LOW

CLK

SINA

RESET

CKSEL

PCLK

Q0

D0

D1

D2 D3

D4

D5

D6

D7

D8

D9 D10 D11 D12 D13 D14 D15 D16 D17 D18 D19 D20 D21 D22 D23 D24

Q1

Q2

Q3

Q4

Q5

Q6

Q7

D0

D8

D16

D1

D9

D17

D2

D10

D18

D3

D11

D19

D4

D12

D20

D5

D13

D21

D6

D14

D22

D7

D15

D23

CKEN

123

4

5

6

Á

À

Number of Clock Cycles from Data Latch to Q