Motor de Búsqueda de Datasheet de Componentes Electrónicos |
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TLC34075-110AFN Datasheet(PDF) 5 Page - Texas Instruments |
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TLC34075-110AFN Datasheet(HTML) 5 Page - Texas Instruments |
5 / 53 page iii List of Illustrations Figure Title Page 1–1 Functional Block Diagram 1-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–2 Terminal Assignments 1-3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1 DOTCLK/VCLK/SCLK Relationship 2-3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2 SCLK/VCLK Control Timing 2-5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–3 SCLK/VCLK Control Timing 2-6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–4 SCLK/VCLK Control Timing 2-6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–5 SCLK/VCLK Control Timing 2-7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.6 Equivalent Circuit of the IOG Current Output 2-12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–7 7.5-IRE, 8-Bit Composite Video Output 2-13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–8 0-IRE, 8-Bit Composite Video Output 2-13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–9 Relationship Between SFLAG/NFLAG, BLANK, and SCLK 2-15 . . . . . . . . . . . . . . . . . . . . . . . 2–10 SFLAG/NFLAG Timing in Special Nibble Mode 2-16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–11 Test Register Control Word State Diagrams 2-18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–12 Internal Comparator Circuitry for Analog Test 2-20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1 MPU Interface Timing 3-7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–2 Video Input/Output 3-8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–3 SFLAG/NFLAG Timing 3-8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . List of Tables Table Title Page 2–1 Internal Register Map 2-1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2 Allocation of Palette Page Register Bits 2-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–3 Input Clock Selection Register Format 2-3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–4 Output Clock Selection Register Format 2-4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–5 VCLK/SCLK Divide Ratio Selection 2-4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–6 Mode and Bus Width Selection 2-9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–7 Pixel Data Distribution in Special Nibble Mode 2-15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–8 General Control Register Bit Functions 2-17 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–9 Test Mode Selection 2-18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–10 Test Register Bit Definitions for Analog Test 2-20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–11 D<7:4> Bit Coding for Analog Comparisons 2-20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . |
Número de pieza similar - TLC34075-110AFN |
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Descripción similar - TLC34075-110AFN |
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